下降沿触发器（Falling Edge-triggered Flip-flop）是一种电子数字逻辑电路元件，用于存储和传输二进制数据。其触发器输入信号的变化由上升沿变为下降沿时，触发器会进行状态转换。下降沿触发器有以下两种类型：
1. D触发器（D Flip-flop）：D触发器有一个数据输入端D和一个时钟输入端CLK。当时钟信号的上升沿到来时，D触发器会将输入端D的数据存储到内部状态中，并在下一个时钟周期的下降沿时将存储的数据输出。
2. JK触发器（JK Flip-flop）：JK触发器有两个输入端J和K，以及一个时钟输入端CLK。当时钟信号的上升沿到来时，JK触发器会根据输入端J和K的状态进行状态转换。具体转换规则如下：
- 当J=0，K=0时，保持当前状态不变。
- 当J=0，K=1时，将当前状态置为0。
- 当J=1，K=0时，将当前状态置为1。
- 当J=1，K=1时，反转当前状态。
这些下降沿触发器在数字电路设计中经常用于实现各种逻辑功能，如存储、计数器和时序控制等。
下降沿触发是当信号有下降沿时的开关动作，当电位由高变低而触发输出变化的就叫下降沿触发。
