BUFG，输入为固定管脚。输出为H型全铜全局高速网络。这样抖动和到任意触发器的延时差最小，这个也就是FPGA做同步设计可以不需要做后仿真的原因。
全局时钟:今天我们从另外一个角度来看一下时钟的概念：
时钟是D触发器的重要组成部分。一个有效边沿使得D触发器进行一次工作。而更多的时候，D触发器保持住上次的值。对于D触发器而言，可以将输入信号和时钟做比较。
也许你会问，这么比较有何种意义。首先看我们比较得出什么东西：
翻转率：翻转率的概念比较麻烦。按照公式吧：
R=Dr/Cr x100 %
什么概念呢就是D触发器改变一次值（可以认为是取非）与时钟有效沿个数的比值。
举例：你写了一个来一个时钟有效沿就取一次反的电路。那么他的翻转率就是100%。翻转率和你的FPGA的功率有很大关系~~翻转率越高。FPGA功率越高。
引出我们第二个话题“第二全局时钟资源”
比如我有一个同步使能信号。连接到了FPGA内部80%的资源（但不是时钟），这个时候，你的信号走线到达各个D触发器的延迟差很大。或者翻转率比较大的时候（>40%）这个时候你就需要用到第二全局时钟资源，
第二全局时钟资源的驱动能力和时钟抖动延迟等指标仅次于全局时钟信号（后面讲为什么）
第二全局时钟资源其实是通过片内的高速行列总线来实现的。而不像全局时钟总线是一条专用总线。第二全局时钟总线是通过软件布线得出的，所以硬指标肯定是拼不过全局时钟总线滴~~~特别是当你在已经有80%以上的布线率的情况下，可能会出现约束第二时钟资源失败的情况
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