32位累加器由一个32位的加法器和一个32位寄存器组成。
在时钟的作用下,加法器通过寄存器将输出数据送入到加法器的一个输入端,与32位的频率控制字进行相加运算,得到一个有规律的相位累加结果。
由于正弦值在一个周期内取有限个采样值,大于2pi部分的正弦值只是这有限数值的重复出现,因此,当累加结果大于FFFFFFFFH是,不需产生进位,而是重新从00000000H开始累加。为了减小ROM的容量,根据相位截断技术,取累加器输出的高10位作为查表地址,但是这种实现方式,在降低成本的同时,也引入了杂散分量,影响了NCO的纯度。