PLL 锁相环 工作原理是

PLL全称Phase Locked Loop，意思是“相位”的锁定。
这就说明，通过锁相环得到的信号，

频率不是重点。

那么，我们通常需要得到什么样的信号呢？
举一个FPGA中的PLL的例子，通常有一个clk输入，可能会有如下输出：

clk_out，跟clk相同，用于feedback

clk_2x，2倍的clk信号

clk_90，跟clk差90度的时钟

clk_180，跟clk差180度的时钟

clk_270，跟clk差270度的时钟

clk_div，clk乘以N再除以M得到的时钟，N、M为正整数（也是有一定范围的）。

这样，我们就知道了，用PLL是为了生产一系列跟输入时钟有一定关联的时钟，不同的输出供给系统不同的模块，但每个模块的时钟我们都是可以预知的。